Flip-flop SR
O flip-flop SR (set-reset) é a célula de armazenamento síncrona mais simples. Em uma borda de subida do clock, S=1 seta Q em 1, R=1 zera Q e S=R=0 mantém o valor anterior. A combinação S=R=1 é proibida porque pede setar e resetar a célula ao mesmo tempo, deixando Q e Q' indefinidos. As entradas assíncronas PRE e CLR agem imediatamente (CLR vence). O flip-flop SR é o ancestral conceitual de todos os outros e corresponde diretamente ao latch de portas cruzadas presente nos bits de memória reais.
Set, reset e o estado proibido
Conecte S e R a duas chaves e aplique o clock. Pulse S para travar Q=1, pulse R para travar Q=0 e deixe ambos em baixo para lembrar. Evite ativar S e R juntos: a tabela característica marca essa linha como proibida porque as saídas deixam de ser complementares e o estado final é imprevisível.
| S | R | Q(t+1) |
|---|---|---|
| 0 | 0 | Q(t) (hold) |
| 0 | 1 | 0 (reset) |
| 1 | 0 | 1 (set) |
| 1 | 1 | forbidden |
Tabela de excitação
Para ler a tabela de excitação: para manter Q em 0 deixe S=0 (R irrelevante); para ir de 0 a 1 ative S e limpe R; para ir de 1 a 0 limpe S e ative R; para manter Q em 1 deixe R=0 (S irrelevante). As condições irrelevantes mostram por que a lógica SR pode ser compacta, mas a entrada proibida ainda restringe o projeto, que é o compromisso resolvido pelo flip-flop JK.
| Q(t) | Q(t+1) | S | R |
|---|---|---|---|
| 0 | 0 | 0 | X |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 0 | 1 |
| 1 | 1 | X | 0 |
Uma célula de armazenamento / antirrepique de um bit
Um único flip-flop SR é uma memória completa de um bit: um botão Set trava Q em alto e um botão Reset o trava em baixo, e Q se mantém entre acionamentos sem alimentar os botões. A mesma estrutura set/reset é o coração de um antirrepique de chave, em que a primeira borda limpa de um contato que repica fixa o estado e os repiques seguintes são ignorados.
Citações
- Eccles, W. H., & Jordan, F. W. (1919). A trigger relay utilising three-electrode thermionic vacuum tubes. Radio Review, 1(3), 143-146.. Referência 1
- Mano, M. M., & Ciletti, M. D. (2018). Digital design: With an introduction to the Verilog HDL, VHDL, and SystemVerilog (6th ed.). Pearson.. Referência 2
- Shannon, C. E. (1938). A symbolic analysis of relay and switching circuits. Transactions of the American Institute of Electrical Engineers, 57(12), 713-723.. Referência 3