Gerador de paridade
Um gerador de paridade calcula um unico bit de verificacao a partir de um barramento de entrada fazendo XOR de todos os seus bits. Para paridade par o bit torna par o total de uns; para paridade impar torna-o impar. Anexado aos dados, esse bit permite ao receptor detectar qualquer corrupcao de um unico bit.
Paridade par de 3 bits
O bit de paridade par e o XOR de todos os bits de dados. A entrada 101 tem dois uns, contagem par, entao P e 0; um unico um faz P ser 1 para manter o total par.
| b2 | b1 | b0 | P (even) |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 1 |
| 0 | 1 | 0 | 1 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 0 | 1 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 0 |
| 1 | 1 | 1 | 1 |
Paridade par versus impar
O modo de paridade inverte o bit de verificacao. Para a entrada 100 (um bit em 1) a paridade par entrega 1 e a impar entrega 0. A paridade impar tem a vantagem pratica de que a palavra todo-zero ainda produz um 1, tornando detectavel uma linha totalmente morta.
Anexar paridade na transmissao
Em um enlace serial ou de memoria o gerador anexa seu bit de paridade a cada palavra antes de envia-la ou armazena-la. Quadros UART, canais ASCII antigos e DRAM com paridade carregam esse bit extra para que o receptor possa verificar a palavra, seguindo o principio de deteccao de erros de Hamming.
Citações
- Hamming, R. W. (1950). Error detecting and error correcting codes. Referência 1
- Texas Instruments (2003). CD74HC280: 9-bit odd/even parity generator/checker [Data sheet]. Referência 2
- Mano, M. M., & Ciletti, M. D. (2018). Digital design: With an introduction to the Verilog HDL, VHDL, and SystemVerilog (6th ed.). Pearson.