Bascule SR
La bascule SR (set-reset) est la cellule de mémoire synchrone la plus simple. Sur un front montant d'horloge, S=1 met Q à 1, R=1 met Q à 0 et S=R=0 conserve la valeur précédente. La combinaison S=R=1 est interdite car elle demande de mettre à 1 et à 0 en même temps, laissant Q et Q' indéfinis. Les entrées asynchrones PRE et CLR agissent immédiatement (CLR l'emporte). La bascule SR est l'ancêtre conceptuel de toutes les autres et correspond directement au verrou à portes croisées présent dans les bits de mémoire réels.
Set, reset et l'état interdit
Reliez S et R à deux interrupteurs et cadencez la bascule. Impulsez S pour verrouiller Q=1, impulsez R pour verrouiller Q=0 et laissez les deux à l'état bas pour mémoriser. Évitez d'activer S et R ensemble : la table caractéristique marque cette ligne comme interdite, car les sorties ne sont plus complémentaires et l'état final est imprévisible.
| S | R | Q(t+1) |
|---|---|---|
| 0 | 0 | Q(t) (hold) |
| 0 | 1 | 0 (reset) |
| 1 | 0 | 1 (set) |
| 1 | 1 | forbidden |
Table d'excitation
Pour lire la table d'excitation : pour maintenir Q à 0, gardez S=0 (R indifférent) ; pour passer de 0 à 1, activez S et remettez R à 0 ; pour passer de 1 à 0, remettez S à 0 et activez R ; pour maintenir Q à 1, gardez R=0 (S indifférent). Les conditions indifférentes montrent pourquoi la logique SR peut être compacte, mais l'entrée interdite contraint toujours la conception, compromis que la bascule JK résout.
| Q(t) | Q(t+1) | S | R |
|---|---|---|---|
| 0 | 0 | 0 | X |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 0 | 1 |
| 1 | 1 | X | 0 |
Une cellule de mémoire / anti-rebond à un bit
Une seule bascule SR est une mémoire complète à un bit : un bouton Set verrouille Q à l'état haut et un bouton Reset le verrouille à l'état bas, Q se maintenant entre les appuis sans alimenter les boutons. La même structure set/reset est au cœur d'un anti-rebond d'interrupteur, où le premier front propre d'un contact qui rebondit fixe l'état et les rebonds suivants sont ignorés.
Citations
- Eccles, W. H., & Jordan, F. W. (1919). A trigger relay utilising three-electrode thermionic vacuum tubes. Radio Review, 1(3), 143-146.. Référence 1
- Mano, M. M., & Ciletti, M. D. (2018). Digital design: With an introduction to the Verilog HDL, VHDL, and SystemVerilog (6th ed.). Pearson.. Référence 2
- Shannon, C. E. (1938). A symbolic analysis of relay and switching circuits. Transactions of the American Institute of Electrical Engineers, 57(12), 713-723.. Référence 3