Registre à décalage PISO
Un registre à décalage PISO (entrée parallèle, sortie série) fait l'inverse d'un SIPO. Activer Reset charge d'un coup les N entrées parallèles D dans le registre ; ensuite, à chaque front montant de l'horloge, il décale le mot vers la droite et présente un bit à la fois sur l'unique sortie série Q, bit de poids faible en premier. Après N coups d'horloge, le mot entier a été émis en série. Les registres PISO transforment un mot parallèle en flux série, la moitié émettrice de la conversion parallèle-série et la base des liaisons de données série.
Charger en parallèle, sortir en série
Réglez les entrées D avec des interrupteurs pour former un mot, puis impulsez Reset pour le charger. Chaque front montant d'horloge pousse alors un bit hors de la sortie série Q, poids faible en premier. Observez Q sur une LED en cadençant : elle rejoue le motif chargé d'un bit par front. C'est ainsi qu'un seul fil peut transporter un octet entier dans le temps.
| Clock | Q (out) | Register D3 D2 D1 D0 |
|---|---|---|
| reset (load 1011) | 1 | 1 0 1 1 |
| 1 | 1 | 0 1 0 1 |
| 2 | 1 | 0 0 1 0 |
| 3 | 0 | 0 0 0 1 |
| 4 | 1 | 0 0 0 0 |
Décalage à droite, poids faible d'abord
En interne, chaque front exécute valeur = valeur >> 1, et Q présente toujours le poids faible courant. Comme le bit de poids faible sort en premier, le SIPO récepteur doit réassembler le mot dans le même ordre. Synchronisez les deux horloges et vous obtenez une liaison complète : le PISO sérialise à un bout, le SIPO désérialise à l'autre.
Une liaison parallèle-série
Chargez un mot parallèle depuis plusieurs interrupteurs dans le PISO, puis émettez-le sur un seul fil vers une LED ou un registre SIPO distant. Envoyer N bits sur une seule ligne au lieu de N fils est précisément l'astuce derrière SPI, UART et les pilotes de LED à registre à décalage : on échange du temps contre des broches, réduisant fortement le câblage nécessaire à un système.
Citations
- Maity, H., Banerjee, S., Biswas, A., Pal, A., & Bhattacharjee, A. K. (2020). Design of reversible shift register using reduced number of logic gates. Micro and Nanosystems, 12(1), 42-48.. Référence 1
- Katz, R. H., & Borriello, G. (2005). Contemporary logic design (2nd ed.). Pearson Prentice Hall.. Référence 2