Generateur de parite
Un generateur de parite calcule un seul bit de controle a partir d'un bus d'entree en effectuant le XOR de tous ses bits. Pour la parite paire le bit rend pair le nombre total de uns ; pour la parite impaire il le rend impair. Ajoute aux donnees, ce bit permet au recepteur de detecter toute corruption d'un seul bit.
Parite paire de 3 bits
Le bit de parite paire est le XOR de tous les bits de donnees. L'entree 101 a deux uns, un compte pair, donc P vaut 0 ; un seul un fait passer P a 1 pour garder le total pair.
| b2 | b1 | b0 | P (even) |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 1 |
| 0 | 1 | 0 | 1 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 0 | 1 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 0 |
| 1 | 1 | 1 | 1 |
Parite paire contre impaire
Le mode de parite inverse le bit de controle. Pour l'entree 100 (un bit a 1) la parite paire sort 1 et la parite impaire sort 0. La parite impaire a l'avantage pratique que le mot tout-a-zero produit encore un 1, rendant detectable une ligne totalement morte.
Ajouter la parite a l'emission
Sur une liaison serie ou memoire le generateur ajoute son bit de parite a chaque mot avant l'envoi ou le stockage. Les trames UART, les anciens canaux ASCII et la DRAM a parite transportent ce bit supplementaire afin que le recepteur verifie le mot, selon le principe de detection d'erreurs de Hamming.
Citations
- Hamming, R. W. (1950). Error detecting and error correcting codes. Référence 1
- Texas Instruments (2003). CD74HC280: 9-bit odd/even parity generator/checker [Data sheet]. Référence 2
- Mano, M. M., & Ciletti, M. D. (2018). Digital design: With an introduction to the Verilog HDL, VHDL, and SystemVerilog (6th ed.). Pearson.