Decodeur de lignes
Un decodeur active exactement une de ses lignes de sortie, choisie par la valeur binaire de son entree. Une entree de n bits active une de 2^n sorties, produisant un motif one-hot. Les decodeurs traduisent des codes binaires compacts en lignes de commande individuelles et sont l'inverse des encodeurs.
Decodeur 2 vers 4
Une entree de 2 bits selectionne une de quatre sorties. Seule la ligne adressee est haute tandis que les autres restent basses, un code one-hot. L'entree 10 active uniquement Y2.
| A1 | A0 | Y3 | Y2 | Y1 | Y0 |
|---|---|---|---|---|---|
| 0 | 0 | 0 | 0 | 0 | 1 |
| 0 | 1 | 0 | 0 | 1 | 0 |
| 1 | 0 | 0 | 1 | 0 | 0 |
| 1 | 1 | 1 | 0 | 0 | 0 |
Decodeur 3 vers 8
Trois bits d'entree adressent huit sorties. Le code 101 active exactement Y5. Avec une entree de validation le decodeur sert aussi de demultiplexeur 1 vers 8, et chaque sortie est un minterme des variables d'entree.
Decodage d'adresses memoire
Dans un systeme memoire les bits d'adresse hauts alimentent un decodeur dont les sorties sont les lignes de selection de boitier : chaque code active exactement un banc de RAM ou ROM tandis que les bits bas choisissent la cellule interne. Comme chaque sortie est un minterme, les decodeurs construisent aussi des fonctions logiques arbitraires avec des portes OU.
Citations
- Shannon, C. E. (1938). A symbolic analysis of relay and switching circuits. Référence 1
- Texas Instruments (2003). SN74HC138: 3-line to 8-line decoders/demultiplexers [Data sheet]. Référence 2
- Mano, M. M., & Ciletti, M. D. (2018). Digital design: With an introduction to the Verilog HDL, VHDL, and SystemVerilog (6th ed.). Pearson.